SDR SDRAM MT48LC16M16A2 Печать
Добавил(а) microsin   

[Основные возможности MT48LC16M16A2]

• Микросхема совместима с модулями памяти PC100 и PC133.
• Полностью синхронна (это SDR-память); все сигналы регистрируются по положительному фронту системной тактовой частоты (system clock).
• Работает на основе внутреннего конвейера; адрес столбца может быть изменен на любом такте.
• Внутренние банки для скрытия доступа к строке / предзаряда (precharge).
• Программируемые длины пакетных передач: 1, 2, 4, 8 и полная страница.
• Автоматический предзаряд (auto precharge), включая режимы конкурентного автоматического предзаряда и автообновления данных динамической памяти (auto refresh).
• Режим самообновления (self refresh). Этот режим недоступен на микросхемах AT.
• Auto refresh:
– 64 мс, 8192 такта (исполнение commercial и industrial).
– 16 мс, 8192 такта (исполнение automotive)
• Входы и выходы, совместимые с логикой LVTTL (Low Voltage TTL, т. е. низковольтная транзисторная логика).
• Один источник питания 3.3V ±0.3V.

Микросхема MT48LC16M16A2 содержит 256 мегабит ячеек памяти (32 мегабайта), организованных как 4 банка 16-разрядной памяти, по 4M ячеек в каждом банке.

Имеется 3 варианта физической организации массива памяти из 256M бит (32 мегабайта), см. таблицу.

Опции Маркировка
MT48LC64M4A2 64M x 4 (16M ячеек x 4 x 4 банка) 64M4
MT48LC32M8A2 32M x 8 (8M ячеек x 8 x 4 банка) 32M8
MT48LC16M16A2 16M x 16 (4M ячеек x 16 x 4 банка) 16M16

Опции Маркировка
Пластиковые корпуса OCPL (off-center parting line)
54-pin TSOP II OCPL (400 mil), стандартное лужение TG
54-pin TSOP II OCPL (400 mil), Pb-free P
TFBGA
60-ball TFBGA (x4, x8) (8mm x 16mm) FB
60-ball TFBGA (x4, x8) (8mm x 16mm) Pb-free BB
VFBGA
54-ball VFBGA (x16) (8mm x 14 mm) FG1
54-ball VFBGA (x16) (8mm x 14 mm) Pb-free BG1
54-ball VFBGA (x16) (8mm x 8 mm) F42
54-ball VFBGA (x16) (8mm x 8 mm) Pb-free B42

Примечания:

1. Доступно только в ревизии D.
2. Доступно только в ревизии G.

Параметры, влияющие на скорость работы:

• Время восстановления 2 такта (Write recovery, tWR = 2 CLK), маркировка A2.

• Время такта, см. таблицу:

Опции Маркировка
6 нс и CL = 3 (только в организации x8, x16) -6A
7.5 нс и CL = 3 (PC133) -75 (доступно только в ревизии D)
7.5 нс и CL = 2 (PC133) -7E

Таблица 1. Ключевые параметры времени.

Speed Grade Тактовая частота, МГц tRCD-tRP-CL tRCD (нс) tRP (нс) CL (нс)
-6A 167 3-3-3 18 18 18
-75 133 3-3-3 20 20 20
-7E 133 2-2-2 15 15 15

Таблица 2. Адресация.

Параметр 64M x 4 32M x 8 16M x 16
Конфигурация 16M ячеек x 4, 4 банка 8M ячеек x 8, 4 банка 4M ячеек x 16, 4 банка
Счетчик обновления (строк) 8K
Адрес строки 8K A[12:0]
Адрес банка 4 BA[1:0]
Адрес столбца 2K A[9:0], A11 1K A[9:0] 512 A[8:0]

Таблица 3. Маркировка корпусов микросхем.

Маркировка Архитектура Тип корпуса
MT48LC64M4A2TG 64M x 4 54-pin TSOP II
MT48LC64M4A2P
MT48LC64M4A2FB1 60-ball FBGA
MT48LC64M4A2BB1
MT48LC32M8A2TG 32M x 8 54-pin TSOP II
MT48LC32M8A2P
MT48LC32M8A2FB1 60-ball FBGA
MT48LC32M8A2BB1
MT48LC16M16A2TG 16M x 16 54-pin TSOP II
MT48LC16M16A2P
MT48LC16M16A2FG 54-ball FBGA
MT48LC16M16A2BG

Примечание 1: FBGA Device Decoder: www.micron.com/decoder.

Микросхемы 256 мегабит SDRAM (в опциях 16M x 4 x 4 банка, 8M x 8 x 4 банка, и 4M x 16 x 4 банка) это DRAM на основе 4 банков памяти, работающее на напряжении 3.3V через синхронный внешний интерфейс. Микросхема изготовлена по технологии высокоскоростной CMOS, и является микросхемой динамической памяти с произвольным доступом, состоящей из 268435456 бит памяти. Внутри она сконфигурирована как 4 банка динамического ОЗУ (DRAM) с синхронным интерфейсом (все сигналы выводов микросхемы регистрируются по положительному перепаду сигнала тактов CLK). При 4-разрядной опции микросхемы (MT48LC64M4A2) каждый из четырех банков на 67108864 бит организован как 8192 строк на 2048 столбцов ячеек по 4 бита каждая. При 8-разрядной опции микросхемы (MT48LC32M8A2) каждый из 4 банков на 67108864 бит организован как 8192 строк на 1024 столбцов ячеек по 8 бит каждая. При 16-разрядной опции микросхемы (MT48LC16M16A2) каждый из 4 банков на 67108864 бит организован как 8192 строк на 512 столбцов ячеек по 16 бит каждая.

Доступ на чтение и запись SDRAM ориентирован на пакетную передачу; в последовательности программирования доступ стартует на выбранной ячейке, и продолжается для запрограммированного количества ячеек. Доступ начинается с регистрацией команды ACTIVE (активация), за которой следует команда READ (чтение) или WRITE (запись). Биты адреса, совпадающие с командой ACTIVE, используются для выбора банка и строки, к которым осуществляется доступ (сигналы BA[1:0] выбирают банк; A[12:0] выбирают строку). Биты адреса (x4: A[9:0], A11; x8: A[9:0]; x16: A[8:0]), совпадающие с командой READ или WRITE, используются для начального положения столбца при пакетном доступе.

SDRAM предоставляет программируемые длины пакетов чтения или записи (read / write burst lengths, BL) из 1, 2, 4 или 8 ячеек, или на полную страницу, с опцией обрыва пакетной передачи (burst terminate). Может быть разрешена функция автоматического предзаряда (auto precharge), чтобы осуществлялся самостоятельный, запускаемый в по интервалам времени предзаряд строки (self-timed row precharge), который инициируется по окончанию последовательности передачи пакета (end burst sequence).

Базовым элементом хранения данных внутри микросхем DRAM является конденсатор. Конденсатор это такое устройство, которое может хранить в себе заряд электричества. Вы можете представить его себе как некую емкость, воздушный шарик. Так же, как мы заполняем шарик воздухом или газом, мы можем заполнить конденсатор некоторым зарядом (перевод из [3]).

Базовая ячейка памяти DRAM выглядит, как показано упрощенно на картинке ниже.

sdram cell

Здесь мы видим конденсатор, который может хранить в себе заряд, и транзистор, который позволяет либо поместить заряд в конденсатор (запись), либо вывести заряд наружу (чтение). Такие ячейки собраны в большие 2D-массивы, и у этих массивов есть строки (rows) и столбцы (columns).

Когда Вы записываете данные в DRAM, заряженный конденсатор соответствует лог. 1 информации, а отсутствие заряда на конденсаторе соответствует лог. 0.

Когда Вы считываете данные из DRAM, заряд на конденсаторе измеряется с помощью специальной схемы, так называемого усилителя содержимого ячейки (sense amplifier). Если усилитель определил наличие заряда на конденсаторе, то он выведет лог. 1, иначе будет выведен лог. 0.

Здесь есть 2 основные проблемы, которые должны быть преодолены в дизайне DRAM. Во-первых, чтение заряда из конденсатора приводит к утечке заряда. Это означает, что все чтения из ячеек деструктивны для находящейся в ячейках информации. Как только Вы прочитали порцию данных из DRAM, то соответствующая информация в прочитанных ячейках не может считаться далее достоверной. Чтобы исправить эту ситуацию, данные сразу же должны быть записаны обратно в эти ячейки, и этот процесс называется предзарядом (precharging). Прим. переводчика: более логично это назвать постзарядом, но все-таки решил переводить буквально.

Чтобы сделать интерфейс данных к DRAM более эффективным, вся строка массива данных при обращении к нему вычитывается целиком в буфер строки. Процесс чтения строки в этот буфер называется активацией строки, или открытием стоки. Как только строка открыта, данные могут быть прочитаны или записаны в любой столбец строки без необходимости открывать строку повторно.

Однако одновременно в одном банке может быть открыта только одна строка. Чтобы прочитать другую строку в том же банке, требуется выполнить precharge текущей открытой строки, и после этого можно открыть новую строку.

Вторая фундаментальная проблема DRAM, из-за которой эту память называют динамическим ОЗУ (dynamic RAM, сокращенно DRAM) состоит в утечке заряда, даже когда транзистор ячейки закрыт. Это означает, что как только в ячейке появился заряд, из-за дефектов в диэлектрика в конденсаторе, и из-за не бесконечного сопротивления закрытого канала транзистора начинается постепенный самопроизвольный разряд конденсатора. Это означает, что если не предпринять никаких специальных мер, то через определенное время заряд исчезнет и информация в памяти будет потеряна.

Чтобы решить эту проблему, выполняется периодическое обновление каждой строки массива памяти (refresh). Обновление состоит из обычного чтения строки, и последующей записи считанной информации обратно. Этот процесс гарантирует, что во всех ячейках будет поддерживаться соответствующий заряд.

Время, в течение которого обязательно должна произойти операция обновления, зависит от технологии изготовления DRAM. Обычно это время составляет приблизительно 64 мс, т. е. гарантируется, что в течении 64 мс ячейка памяти будет достоверно хранить свою информацию без обновления. Как только это время прошло, требуется выполнить либо чтение + предзаряд строки, либо выполнить обновление строки.

Обычно SDRAM сама умеет выполнять операцию обновления, и имеет внутри себя счетчик обновления строк (refresh counter). Но Вы все еще должны указать микросхеме SDRAM, что пора выполнить операцию обновления. Процедурами запуска обновления, открытия и закрытия строк, настройкой предзарядом при чтении обычно занимается контроллер SDRAM, позволяя процессору прозрачно обращаться к SDRAM как к обычному статическому ОЗУ.

[Чем отличаются DRAM и SDRAM]

Отличия этих двух видов динамического ОЗУ состоит в том, что SDRAM работает синхронно, а DRAM нет. Все, что это значит - SDRAM использует внешний тактовый сигнал, а DRAM его не использует. Достоинство SDRAM в том, что его входы и выходы синхронизированы при подключении к чему бы то ни было, и когда такая память подключается к таким программируемым устройствам как FPGA, можно получить некоторый выигрыш в скорости работы с применением технологии конвейера.

Микросхемы SDRAM намного более распространены, чем обычные, не синхронные микросхемы DRAM. 

Также стоит отметить, что память DDR (расшифровывается как Double Data Rate) RAM, о которой мы обычно слышим в контексте компьютеров, является разновидностью памяти SDRAM.

Чтобы достичь высокой скорости работы, внутри 256 мегабит SDRAM используется конвейерная архитектура. Она совместима с архитектурами двукратной упреждающей выборки (2n rule of prefetch), но она также позволяет менять адрес столбца на каждом такте, чтобы достичь высокой скорости работы и полностью реализовать произвольный доступ к ячейкам памяти. Предзаряд одного банка, пока осуществляется доступ к одному из трех других банков, будет скрывать такты предзаряда (PRECHARGE) и обеспечит сквозной, произвольный доступ к данным на высокой скорости.

Эволюция микросхем динамической памяти прошла от синхронных DRAM с одиночной пропускной (SDR) к микросхемам с двойной пропускной способностью (double data rate synchronous DRAM, DDR). Хотя принцип работы этих технологий во многом совпадает, DDR также предоставляет значительные улучшения потребительских свойств микросхем памяти.

В общем микросхемы памяти DDR позволяют повысить скорость передачи данных в 2 раза, т. е. синхронно с положительным и отрицательным перепадами тактового сигнала. Т. е. частота передачи данных получается удвоенной. Таким образом, устройство DDR266, работающее на тактовой частоте 133 МГц, имеет пиковую скорость передачи данных 266 Mb/s, или 2.1 GB/s для модулей x64 DIMM. Это реализовано с использованием двойной выборки слова (2n-prefetch architecture) где внутренняя шина данных используется дважды на свою полную ширину, и выходная шина данных используется дважды на каждый период тактовой частоты. Чтобы обеспечить такую высокую скорость передачи и качество высокоскоростного сигнала, микросхемы DDR SDRAM используют двунаправленный строб данных, интерфейс SSTL_2 с дифференциальными входами и тактами.

Подробнее описание этой технологии см. в даташите TN4605.pdf [2]. Там также рассматриваются функциональные различия между SDR и улучшенной технологией памяти DDR. Критерии дизайна и интервалов времени для систем, основанных на DDR SDRAM, см. в соответствующих даташитах на сайте компании Micron (http://www.micron.com/ddrsdram).

256 мегабитная микросхема SDRAM была разработана для работы в системах, где используется напряжение питания 3.3V. Предоставляется режим автообновления (auto refresh mode) вместе с режимом энергосбережения (power-saving, power-down mode). Все входы и выходы микросхемы совместимы с логикой LVTTL.

Микросхема SDRAM дает существенный выигрыш в производительности динамической памяти, включая возможность синхронной пакетной передачи на высокой скорости с автоматической генерацией адреса столбца, возможность чередования внутренних банков для скрытия времени предзаряда, и возможность случайно менять адреса столбцов на каждом такте во время пакетного доступа.

Опция микросхем, предназначенных для работы в расширенном диапазоне температур автомобильной промышленности (automotive temperature, AT), имеет следующие особенности:

• Период обновления 16 мс.
• Самообновление (self refresh) не поддерживается.
• Температура окружающего воздуха и корпуса микросхемы не может выходить за пределы диапазона –40 .. +105 °C.

SDRAM MT48LC16M16A2 func block diagram fig03

Рис. 3. Функциональная блок-схема MT48LC16M16A2 (организация 16M ячеек x 16 бит).

SDRAM MT48LC 54 pin TSOP fig04

Рис. 4. 54-Pin TSOP (вид сверху).

Примечания:

1. Символ # показывает, что этот сигнал имеет активный уровень лог. 0. Символ черты (-) показывает, что функция выводов опций x8 и x4 такая же, как и функция опции x16.
2. Корпус может быть как с меткой расположения выводов, так и без неё.

64M x 4, корпус FB 8x16 мм 32M x 8, корпус FB 8x16 мм
SDRAM MT48LC 60 ball FBGA 64Mx4 fig05a SDRAM MT48LC 60 ball FBGA 32Mx8 fig05b

Рис. 5. 60-Ball FBGA (вид сверху).

SDRAM MT48LC 54 ball VFBGA fig06

Рис. 6. 54-Ball VFBGA (вид сверху).

Примечание 1: выводы в позициях A4, A5 и A6 отсутствуют в физическом корпусе. Эти позиции пустые - строки 4, 5 и 6 существуют, но на них нет шариков припоя.

Таблица 4. Описание выводов. В столбце "Тип" буква I означает вход, I/O двунаправленный сигнал (который может работать как вход и как выход), P означает питание.

Мнемоника Тип Описание
CLK I Внешний тактовый сигнал, предоставляемый системой, где используется SDRAM. Все входные сигналы микросхемы определяются по положительному перепаду этого тактового сигнала. Сигнал CLK также инкрементирует внутренний счетчик пакета (burst counter) и управляет выходными регистрами.
CKE I ClocK Enable: сигнал разрешения тактирования. Лог. 1 активирует действие тактов CLK, лог. 0 деактивирует. Деактивация тактов приводит к выключению предзаряда (PRECHARGE) и функции самообновления (SELF REFRESH), все банки переходят в состояние ожидания (idle). Отключается режим active (активность строки в любом банке), останавливается пакетный доступ, и устанавливается режим приостановки тактов CLOCK SUSPEND. CKE работает синхронно с остальными сигналами, за исключением случая, когда микросхема вошла в режим power-down и случая, когда микросхема вошла в режим self refresh. В этих двух случаях CKE становится асинхронным до момента выхода из их режимов. Буферы входа, включая CLK, запрещены во время режимов power-down и self refresh, тем самым обеспечивая низкое потребление энергии. CKE может быть постоянно подтянут к лог. 1 или замкнут на плюс питания.
CS# I Chip Select: сигнал выборки микросхемы. CS#=0 разрешает, и CS#=1 запрещает декодер команды. Все команды маскируются, когда CS#=1, но запущенные пакеты READ/WRITE продолжат свою работу, и входы DQM сохранят возможность маскирования выходов данных DQ. Сигнал CS# предоставляет возможность выбора внешнего банка памяти в системах, где есть несколько банков. Сигнал CS# считается частью кода команды.
CAS#, RAS#, WE# I Сигналы выборки столбца, выборки строки и разрешения записи соответственно. Эти сигналы совместно с сигналом CS# задают код команды, в которую входит микросхема SDRAM.
DQM (опции x4 и x8) I Маска входа/выхода. Если DQM анализируется как лог. 1, то это входная маска для доступа на запись, и разрешение выхода для доступа на чтение. Входные данные маскируются во время цикла WRITE. Выходные буферы находятся в состоянии High-Z (с латентностью в 2 такта) во время цикла READ. LDQM соответствует D[7:0], и UDQM соответствует DQ[15:8]. У сигналов LDQM и UDQM такие же состояния, когда в тексте упоминается сигнал DQM.
DQML, DQMH (опция x16)
LDQM, UDQM (54-ball корпус)
BA[1:0] I Адрес банка. Этот адрес определяет, к какому из 4 банков относятся выполняемые команды ACTIVE, READ, WRITE или PRECHARGE.
A[12:0] I Адресные входы. A[12:0] анализируются во время команды ACTIVE (когда передается адрес строки A[12:0]) и во время команды READ или WRITE (когда передается адрес столбца A[9:0] и A11 для опции x4; A[9:0] для опции x8; A[8:0] для опции x16; A10 определяет функцию auto precharge), чтобы выбрать одну из ячеек массива памяти в соответствующем банке. A10 анализируется во время команды PRECHARGE, чтобы определить, должны ли быть предзаряжены все банки (когда A10=1) или только один банк, выбранный сигналами BA[1:0] (когда A10=0). Входы адреса также предоставляют код операции во время команды LOAD MODE REGISTER.
DQ[15:0] (опция x16) I/O Шина данных.
DQ[7:0] (опция x8)
DQ[3:0] (опция x4)
VDDQ P Плюс питания для буферов DQ.
VSSQ P Земля питания для буферов DQ.
VDD P Плюс питания 3.3V±0.3V.
VSS P Общий провод для всех сигналов и минус питания.
NC - Эти выводы должны быть оставлены не подключенными. Для версий микросхем x4 и x8 вывод G1 никуда не подключается, однако в будущих разработках он может использоваться.

См. таблицы 5, 6 раздела "Temperature and Thermal Impedance" даташита [1]. Все даташиты можно скачать по ссылке [4].

Стрессовые условия, в которых превышаются значения в таблице 7, могут привести к необратимому повреждению микросхемы. Эти стрессовые предельные значения указаны только для рейтинга, и функционирование устройства в этих условиях или с их превышением будет означать, что рабочие данные спецификации невозможно будет применить. Действие этих максимальных условий длительное время может повлиять на надежность работы микросхем.

Таблица 7. Предельные максимальные значения (Absolute Maximum Ratings).

Напряжение/температура Символ MIN MAX Ед.
Питание VDD/VDDQ относительно VSS VDD/VDDQ -1 4.6 V
Напряжение на входах, выводах NC или шариках I/O относительно VSS VIN -1 4.6
Температура хранения (пластик) TSTG -55 150 °C
Рассеиваемая мощность - - 1 Вт

Примечание к таблице 7: разница между VDD и VDDQ должна быть всегда не больше 0.3V. VDDQ не должно превышать VDD.

Таблица 8. Электрические характеристики и рабочие условия для постоянного тока, DC. Примечания 1..3 к таблице 8 относятся ко всем условиям; VDD/VDDQ = 3.3V±0.3V.

Параметр/условие Символ MIN MAX Ед. Прим.
Напряжения питания VDD/VDDQ 3 3.6 V  
Лог. 1 для всех входов VIH 2 VDD+0.3 V 4
Лог. 0 для всех входов VIL -0.3 0.8 V 4
Выходной уровень лог. 1 при токе нагрузки IOUT = –4 мА VOH 2.4 - V  
Выходной уровень лог. 0 при токе нагрузки IOUT = 4 мА VOL - 0.4 V  
Входной ток утечки: на любом входе 0V ≤ VIN ≤ VDD (все другие не тестируемые шарики под напряжением 0V) IL -5 5 μA  
Выходной ток утечки: буферы выходов DQ запрещены; 0V ≤ VOUT ≤ VDDQ IOZ -5 5 μA  
Рабочая температура исполнения Commercial TA 0 70 °C  
Рабочая температура исполнения Industrial -40 85  
Рабочая температура исполнения Automotive -40 105  

Примечания к таблице 8:

1. Все напряжения указаны относительно VSS.
2. Минимальные спецификации используются только для того, чтобы показать время цикла, на котором правильное функционирование во всем диапазоне температур; 0°C ≤ TA ≤ +70°C (исполнение commercial), –40°C ≤ TA ≤ +85°C (исполнение industrial), и –40°C ≤ TA ≤ +105°C (исполнение automotive).
3. Требуется начальная пауза 100 мкс после включения питания, за которой следуют 2 команды AUTO REFRESH, перед тем как гарантируется корректное функционирование микросхемы (VDD и VDDQ должны быть запитаны одновременно. VSS и VSSQ должны иметь одинаковый потенциал). Две команды AUTO REFRESH пробуждения должны быть повторены каждый раз, когда превышен требуемый интервал обновления tREF.
4. Перегрузка по входу VIH: (overshoot): VIH,max = VDDQ + 2V для импульса шириной ≤ 3 нс, и ширина импульса не должна превышать 1/3 от периода тактовой частоты. Перегрузка по входу VIL (undershoot): VIL,min = –2V для импульса шириной ≤3 нс.

Таблица 9. Паразитная емкость. Примечание 1 относится ко всем параметрам и условиям.

Корпус Параметр Символ MIN MAX Ед. Прим.
TSOP Входная емкость CLK CL1 2.5 3.5 пФ 2
Входная емкость всех других входных шариковых выводов CL2 2.5 3.8 3
Емкость выводов DQ (вход/выход) CL0 4 6 4
FBGA Входная емкость CLK CL1 1.5 3.5 5
Входная емкость всех других входных шариковых выводов CL2 1.5 3.8 6
Емкость выводов DQ (вход/выход) CL0 3 6 7

Примечания к таблице 9:

1. Параметры сняты при условиях VDD, VDDQ = 3.3V; f=1 МГц, TA = 25°C; тестируемый вывод смещен напряжением 1.4V.
2. PC100 задает максимум 4 пФ.
3. PC100 задает максимум 5 пФ.
4. PC100 задает максимум 6.5 пФ.
5. PC133 задает минимум 2.5 пФ.
6. PC133 задает минимум 2.5 пФ.
7. PC133 задает минимум 3.0 пФ.

Таблица 10. Спецификация и условия тока потребления IDD для опций x4, x8, x16 ревизии D. Примечания 1..5 относится ко всем параметрам и условиям; VDD/VDDQ = +3.3V ±0.3V.

Параметр/условие
 Символ
 MAX
 Ед.
 Прим.
-6A -7E -75
Потребляемый рабочий ток: активный режим Burst = 2; READ или WRITE; tRC = tRC (MIN). IDD1 135 135 125 mA 6, 7, 8, 9
Потребляемый ток в состоянии ожидания: режим Power-down; все банки в состоянии ожидания; CKE=0. IDD2 2 2 2 9
Потребляемый ток в состоянии ожидания: активный режим; CKE=1; CS#=1; все банки активны после интервала tRCD; никакие операции доступа не осуществляются. IDD3 40 40 40 6, 8, 9, 10
Потребляемый рабочий ток: режим пакета (burst); READ или WRITE; все банки активны. IDD4 135 135 135 6, 7, 8, 9
Ток состояния auto refresh: CKE=1; CS#=1. tRFC = tRFC (MIN) IDD5 285 285 270 6, 7, 8, 9, 10, 11
tRFC = 7.813 мкс IDD6 3.5 3.5 3.5
tRFC = 1.953 мкс (AT) IDD6 8 8 8
Ток потребления в режиме self refresh: CKE ≤ 0.2V Стандартное исполнение IDD7 2.5 2.5 2.5  
Low power (L) IDD7 - 1.5 1.5 12

Таблица 11. Спецификация и условия тока потребления IDD для опций x4, x8, x16 ревизии G. Примечания 1..5 относится ко всем параметрам и условиям; VDD/VDDQ = +3.3V ±0.3V.

Параметр/условие
 Символ
 MAX
 Ед.
 Прим.
-6A -7E
Потребляемый рабочий ток: активный режим Burst = 2; READ или WRITE; tRC = tRC (MIN). IDD1 100 100 mA 6, 7, 8, 9
Потребляемый ток в состоянии ожидания: режим Power-down; все банки в состоянии ожидания; CKE=0. IDD2 2.5 2.5 9
Потребляемый ток в состоянии ожидания: активный режим; CKE=1; CS#=1; все банки активны после интервала tRCD; никакие операции доступа не осуществляются. IDD3 35 35 6, 8, 9, 10
Потребляемый рабочий ток: режим пакета (burst); READ или WRITE; все банки активны. IDD4 100 100 6, 7, 8, 9
Ток состояния auto refresh: CKE=1; CS#=1. tRFC = tRFC (MIN) IDD5 150 150 6, 7, 8, 9, 10, 11
tRFC = 7.813 мкс IDD6 4 4
tRFC = 1.953 мкс (AT) IDD6 8 8
Ток потребления в режиме self refresh: CKE ≤ 0.2V Стандартное исполнение IDD7 3 3  
Low power (L) IDD7 1.5 1.5 12

Примечания к таблицам 10 и 11:

1. Все напряжения указаны относительно VSS.
2. Минимальные спецификации используются только для того, чтобы показать время цикла, на котором правильное функционирование во всем диапазоне температур; 0°C ≤ TA ≤ +70°C (исполнение commercial), –40°C ≤ TA ≤ +85°C (исполнение industrial), и –40°C ≤ TA ≤ +105°C (исполнение automotive).
3. Требуется начальная пауза 100 мкс после включения питания, за которой следуют 2 команды AUTO REFRESH, перед тем как гарантируется корректное функционирование микросхемы (VDD и VDDQ должны быть запитаны одновременно. VSS и VSSQ должны иметь одинаковый потенциал). Две команды AUTO REFRESH пробуждения должны быть повторены каждый раз, когда превышен требуемый интервал обновления tREF.
4. Работа по переменному току (AC) и тестовые условия для IDD даны при VIL = 0V и VIH = 3.0V, измерительный опорный уровень 1.5V. Если входное время перехода больше 1 нс, то время измеряется от VIL, max и VIH,min и не дольше от средней точки 1.5V. CLK всегда имеет точку перехода 1.5V. См. техническое указание TN-48-09 компании Micron.
5. Спецификации IDD тестировались после того, как устройство было корректно инициализировано.
6. IDD зависит от загрузки выхода и тактовой частоты. Указанные значения были получены с минимальным временем такта и открытыми выходами.
7. Ток IDD будет увеличиваться или уменьшаться пропорционально изменению частоты при условиях испытания.
8. Переходы между адресами происходят в среднем каждые 2 такта.
9. Для -75 параметр CL = 3 и tCK = 7.5 нс; для -7E параметр CL = 2 и tCK = 7.5 нс.
10. Другие входные сигналы могут меняться не чаще чем каждые 2 такта, и при допустимых уровнях VIH или VIL.
11. CKE=1 во время периода команды REFRESH tRFC (MIN), иначе CKE-0. Лимит IDD6 имеет действительное номинальное значение, и не соответствует ошибке.
12. Разрешает встроенное в чип обновление и счетчики адреса.
13. PC100 задает максимум 4 пФ.
14. PC100 задает максимум 5 пФ.

Таблица 12. Электрические характеристики и рекомендуемые рабочие условия переменного тока (AC). Примечания 1..5 относятся ко всем параметрам и условиям.

Параметр
 Символ
 -6A -7E -75 Ед. Прим.
min max min max min max
Время доступа от CLK (положительный перепад) CL=3 tAC(3) - 5.4 - 5.4 - 5.4 нс 7
CL=2 tAC(2) - 7.56 - 5.4 - 6 7
CL=1 tAC(1) - 176 - - - - 7
Время удержания tAH 0.8 - 0.8 - 0.8 -  
Время установки адреса tAS 1.5 - 1.5 - 1.5 -  
Ширина интервала лог. 1 тактов CLK   tCH 2.5 - 2.5 - 2.5 -  
Ширина интервала лог. 0 тактов CLK   tCL 2.5 - 2.5 - 2.5 -  
Время периода тактов CL=3 tCK(3) 6 - 7 - 7.5  - 8
CL=2 tCK(2) 106 - 7.5 - 10  - 8
CL=1 tCK(1) 206 - - - - -  8
Время удержания CKE tCKH 0.8 - 0.8 - 0.8 -  
Время установки CKE tCKS 1.5 - 1.5 - 1.5 -  
Время удержания CS#, RAS#, CAS#, WE#, DQM tCMH 0.8 - 0.8 - 0.8 -  
Время установки CS#, RAS#, CAS#, WE#, DQM tCMS 1.5 - 1.5 - 1.5 -  
Время удержания входных данных tDH 0.8 - 0.8 - 0.8 -  
Время установки входных данных tCMS 1.5 - 1.5 - 1.5 -  
Время High-Z выхода данных CL=3 tHZ(3) - 5.4 - 5.4 - 5.4 9
CL=2 tHZ(2) - 7.56 - 5.4 - 6 9
CL=1 tHZ(1) - 176 - - - - 9
Время Low-Z выхода данных  tLZ 1 - 1 - 1 -  
Время удержания выхода данных (под нагрузкой)  tOH 3 - 3 - 3 -  
Время удержания выхода данных (без нагрузки)  tOHn 1.8 - 1.8 - 1.8 - 10
Переход от команды ACTIVE к команде PRECHARGE  tRAS 42 120,000 37 120,000 44 120,000  
Переход от команды ACTIVE к команде ACTIVE  tRC 60 - 60 - 66 - 11
Задержка перехода от команды ACTIVE к команде READ или WRITE  tRCD 18 - 15 - 20 -  
Период обновления (8192 строки) tREF - 64 - 64 - 64 мс  
Период обновления для исполнения AT (8192 строки) tREFAT - 16 - 16 - 16  
Период AUTO REFRESH tRFC 60 - 66 - 66 - нс  
Период команды PRECHARGE tRP 18 - 15 - 20 -  
Интервал от команды ACTIVE для банка a до команды ACTIVE для банка b tRRD 12 - 14 - 15 -  
Время перехода tT 0.3 1.2 0.3 1.2 0.3 1.2 12
Время восстановления записи (WRITE recovery) tWR 1CLK + 6 нс - 1CLK + 7 нс - 1CLK + 7.5 нс - 13
12 - 14 - 15 - 14
Интервал между выходом из SELF REFRESH до команды ACTIVE tXSR 67 - 67 - 75 - 15

Таблица 13. Функциональные характеристики AC. Примечания 2..5 относятся ко всем параметрам и условиям.

Параметр
 Символ
 -6A -7E -75 Ед. Прим.
Интервал между последними входными данными до команды остановки пакета (STOP) tBDL 1 1 1 tCK 16
Интервал от команды READ/WRITE до команды READ/WRITE tCCD 1 1 1 16
Интервал от последних данных до новой команды READ/WRITE tCDL 1 1 1 16
Интервал от CKE до запрета тактов или входа в режим power-down tCKED 1 1 1 17
Интервал от входных данных до команды ACTIVE tDAL 5 4 5 18, 19
Интервал от входных данных до команды PRECHARGE tDPL 2 2 2 19, 20
Задержка от DQM до входных данных tDQD 0 0 0 16
Задержка от DQM до маскирования данных во время операции WRITE tDQM 0 0 0 16
Задержка от DQM до High-Z во время операции READ tDQZ 2 2 2 16
Задержка от команды WRITE до входных данных tDWD 0 0 0 16
Интервал от команды LOAD MODE REGISTER до команды ACTIVE или REFRESH tMRD 2 2 2 21
Интервал от CKE до разрешения тактов или выхода из режима power-down tPED 1 1 1 17
Интервал от последних входных данных до команды PRECHARGE tRDL 2 2 2 19, 20
Переход к High-Z выходных данных от команды PRECHARGE CL=3 tROH(3) 3 3 3 16
CL=2 tROH(2) 2 2 2 16
CL=1 tROH(1) 1 - - 16

Примечания:

1. Минимальные спецификации используются только для того, чтобы показать время цикла, на котором правильное функционирование во всем диапазоне температур; 0°C ≤ TA ≤ +70°C (исполнение commercial), –40°C ≤ TA ≤ +85°C (исполнение industrial), и –40°C ≤ TA ≤ +105°C (исполнение automotive).

2. Требуется начальная пауза 100 мкс после включения питания, за которой следуют 2 команды AUTO REFRESH, перед тем как гарантируется корректное функционирование микросхемы (VDD и VDDQ должны быть запитаны одновременно. VSS и VSSQ должны иметь одинаковый потенциал). Две команды AUTO REFRESH пробуждения должны быть повторены каждый раз, когда превышен требуемый интервал обновления tREF.

3. В дополнение к удовлетворению спецификации на скорость переходов, такты и CKE должны монотонно осуществлять переходы между уровнями VIH и VIL (или между уровнями VIL и VIH).

4. Выходы обмерялись на уровне 1.5V со следующей эквивалентной нагрузкой:

SDRAM MT48LC load DQ

5. Приведены данные условий работы AC и тестирования IDD при VIL=0V и VIH=3.0V с использованием уровня измерения 1.5V. Если время перехода входного сигнала больше 1 нс, то время измеряется между VIL,max и VIH,min и не дальше от средней точки 1.5V. Сигнал CLK всегда должен анализироваться в момент перехода через уровень 1.5V. См. техническое указание TN-48-09 компании Micron.

6. Не применимо для ревизии D.

7. tAC для -75/-7E на CL=3 без нагрузки составляет 4.6 нс, и это гарантируется процессом разработки.

8. Частота тактов должна оставаться постоянной (стабильные такты определены как сигнал, удовлетворяющий интервалам времени, указанными в спецификации для вывода тактов) во время состояний доступа или предзаряда (команды READ, WRITE, включая tWR, и команды PRECHARGE). CKE может использоваться для снижения скорости обмена данными.

9. tHZ определяет время, на котором выход достигает отключенного состояния; это не относится к уровням VOH или VOL. Последний достоверный элемент данных будет удовлетворять tOH до перехода к состоянию High-Z.

10. Параметр гарантируется процессом разработки.

11. Микросхемы DRAM должны быть время от времени адресованы, когда к ним осуществляется доступ. Непропорциональный доступ к определенным адресам строки может привести к снижению времени жизни изделия.

12. Характеристики AC предполагают tT = 1 нс.

13. Только для режима auto precharge. Бюджет времени precharge (tRP) начинается от 6 нс для -6A, 7 нс для -7E и 7.5 нс для -75 после первой задержки тактов, после последней выполненной операции WRITE.

14. Только для режима предзаряда (precharge).

15. Во время этого периода CLK должен переключиться как минимум 2 раза.

16. Требуемые такты указаны функциональностью JEDEC и не зависят от любого параметра времени.

17. Интервалы времени указаны в периодах тактов tCKS. Такт (такты) указаны только для ориентировки на минимальной скорости циклов.

18. Интервал времени указан по tWR плюс tRP. Такт (такты) указаны только для ориентировки на минимальной скорости циклов.

19. Основано на tCK = 7.5 нс для -75 и -7E, 6 нс для -6A.

20. Интервал времени указан по tWR.

21. JEDEC и PC100 задают 3 такта.

Перед тем, как SDRAM сможет нормально работать, она должна быть инициализирована. В последующих секция предоставлено подробное описание инициализации микросхемы, её регистров, и как она работает.

[Команды]

В таблице 14 приведена краткая справка по доступным командам, и далее дано подробное описание каждой команды. Дополнительные таблицы истинности (таблицы 15..17) предоставляют информацию о переходах между текущим и следующим состоянием микросхемы SDRAM.

Таблица 14. Таблица истинности - команды и работа DQM. 0 означает лог. 0, 1 лог. 1, x означает, что уровень сигнала не имеет значения.

Имя команды (функция) CS# RAS# CAS# WE# DQM ADDR DQ Прим.
COMMAND INHIBIT (NOP) 1 x x x x x x  
NO OPERATION (NOP) 0 1 1 1 x x x  
ACTIVE (выбор банка и активация строки) 0 0 1 1 x банк/строка x 2
READ (выбор банка и столбца, и запуск пакета READ) 0 1 0 1 0/1 банк/столбец x 3
WRITE (выбор банка и столбца, и запуск пакета WRITE) 0 1 0 0 данные 3
BURST TERMINATE 0 1 1 0 x x Active 4
PRECHARGE (деактивация строки в банке или банках) 0 0 1 0 x code x 5
AUTO REFRESH или SELF REFRESH (вход в режим самообновления) 0 0 0 1 x x x 6, 7
LOAD MODE REGISTER 0 0 0 0 x op-code x 8
Разрешение записи/разрешение выходов x x x x 0 x Active 9
Запрет записи/отключение выходов x x x x 1 x High-Z 9

Примечания к таблице 14 (примечание 1 применимо для всех параметров и условий):

1. CKE = лог. 1 для всех команд, кроме SELF REFRESH.
2. Сигналы A[0:n] предоставляют адрес строки (где An самый значащий бит адреса), BA0 и BA1 определяют, какой банк делается активным.
3. Сигналы A[0:i] предоставляют адрес столбца (где i самый старший бит адреса столбца для имеющейся аппаратной конфигурации устройства). A10 = лог. 1 разрешает функцию auto precharge (не постоянно), A10 = лог. 0 запрещает функцию auto precharge. BA0 и BA1 определяют, какой банк читается или записывается.
4. Назначение команды BURST TERMINATE остановить пакет данных (data burst), так что эта команда могла бы совпасть с данными на шине. Однако столбец DQ имеет состояние "Don’t Care" (не имеет значения), чтобы показать, что команда BURST TERMINATE может появиться, когда нет данных.
5. A10 = лог. 0: BA0, BA1 определяют банк, для которого делается precharge. A10 = лог. 1: для всех банков делается precharge, и состояние BA0, BA1 не имеет значения (Don’t Care).
6. Эта команда AUTO REFRESH, если CKE = лог. 1, и SELF REFRESH, если CKE = лог. 0.
7. Внутренний счетчик обновления (refresh counter) управляет адресацией строк; состояние всех входов и ножек I/O не имеет значения, кроме CKE.
8. A[11:0] определяет код операции (opcode), записываемый в регистр режима.
9. Активирует или деактивирует DQ во время операций WRITE (без задержки тактов, zero-clock delay) и операций чтения READ (задержка 2 такта).

COMMAND INHIBIT. Функция запрета команды (COMMAND INHIBIT) предотвращает выполнение новых команд устройством, независимо от того, разрешен сигнал CLK или нет. Эффект такой, что устройство не выбрано. На операции, которые уже происходят, эта команда не оказывает влияния.

NO OPERATION (NOP). Команда NOP (нет операции) используется для выполнения пустой операции на выбранном устройстве (CS# = лог. 0). Это предотвращает регистрацию нежелательных команд во время приостановки (idle) или состояний ожидания (wait states). На операции, которые уже происходят, эта команда не оказывает влияния.

LOAD MODE REGISTER (LMR). Регистры режима загружаются через входы A[n:0] (здесь An самый старший разряд адреса), BA0 и BA1 (см. описание Mode Register). Команда LOAD MODE REGISTER может быть выдана только когда все банки в состоянии idle, и последующая выполняемая команда не может быть выдана до момента tMRD.

ACTIVE. Команда ACTIVE используется для активации строки в отдельном банке для последующего доступа. Значения на входах BA0, BA1 выбирают банк, и предоставленный адрес выбирает строку. Эта строка остается активной, пока для этого банка не будет выдана команда PRECHARGE. Команда PRECHARGE должна быть выдана перед открытием другой строки в том же самом банке.

SDRAM MT48LC ACTIVE command fig14

Рис. 14. Команда ACTIVE.

READ. Команда чтения (READ) используется для инициации доступа пакетным чтением для активной строки. Значения на входах BA0, BA1 выбирают банк; предоставленный адрес выбирает стартовое положение столбца. Значение на входе A10 определяет, должно ли использоваться auto precharge. Если выбрано auto precharge, то по окончанию пакета чтения (READ burst) для строки, к которой осуществляется доступ, выполняется precharge; если auto precharge не выбрано, строка остается открытой для последующих доступов. Считываемые данные появляются на DQ в соответствии с уровнях на входах DQM на 2 такта раньше. Если сигнал DQM был зарегистрирован как лог. 1, то соответствующие выходы DQ будут в состоянии High-Z на 2 такта позже; если DQM сигнал зарегистрирован в лог. 0, то на DQ будут выведены достоверные данные.

SDRAM MT48LC READ command fig15

Рис. 15. Команда READ (EN AP = разрешение auto precharge, DIS AP = запрет auto precharge).

WRITE. Команда записи (WRITE) используется для инициации доступа пакетной записи (burst write) на активной строке. Значения на входах BA0, BA1 выбирают банк; предоставленный адрес выбирает стартовое положение столбца. Значение на входе A10 определяет, должно ли использоваться auto precharge. Если выбрано auto precharge, то для строки, к которой осуществляется доступ, выполняется precharge по окончанию пакета записи (write burst); если auto precharge не выбрано, то строка остается открытой для последующих доступов. Входные данные, появляющиеся на DQ, записываются в массив памяти в соответствии с уровнями входной логики сигналов DQM, появляющимися вместе с данными. Если предоставленный сигнал DQM зарегистрирован как лог. 0, то соответствующие данные записываются в память; если сигнал DQM регистрируется как лог. 1, то соответствующие входы данных игнорируются и команда WRITE не выполняется для этой ячейки байта/столбца.

SDRAM MT48LC WRITE command fig16

Рис. 16. Команда WRITE (EN AP = разрешение auto precharge, DIS AP = запрет auto precharge).

PRECHARGE. Команда PRECHARGE используется для деактивации открытой строки в определенном банке или открытой строки во всех банках. Банк (банки) будет доступен для последующего доступа к строек на указанное время (tRP) после того, как выдана команда PRECHARGE. Вход A10 определяет, выполняется ли предзаряд на одном или всех банках, и в случае, когда precharge делается только для одного банка, входы BA0 и BA1 выбирают этот банк. Иначе уровни на BA0 и BA1 не имеют значения. После того, как банк предзаряжен, он остается в состоянии ожидания (idle state), и должен быть активирован перед тем, как для этого банка может быть выполнена команда READ или WRITE.

SDRAM MT48LC PRECHARGE command fig17

Рис. 17. Команда PRECHARGE.

BURST TERMINATE. Команда остановки пакета (BURST TERMINATE) используется для обрыва передач пакета фиксированной длины (fixed-length burst), либо непрерывных передач страниц (continuous page burst). Самая последняя зарегистрированная команда READ или WRITE, выданная перед BURST TERMINATE, будет оборвана.

[Режимы обновления]

AUTO REFRESH. AUTO REFRESH используется для нормального функционирования SDRAM и это аналогично обновлению CAS#-BEFORE-RAS# (CBR) в обычных микросхемах DRAM. Эта команда не действует постоянно, и должна быть выдана каждый раз, когда требуется обновление данных динамической памяти. Все активные банки должны быть предзаряжены (precharge) перед выдачей команды AUTO REFRESH. Команда AUTO REFRESH не должна использоваться, пока не истечет минимальное время интервала tRP после команды PRECHARGE, как это показано в секции Bank/Row Activation.

Адресация при обновлении генерируется внутренним контроллером микросхемы. Это делает состояние битов адреса не значимыми (логические уровни на них не имеют значения) во время команды AUTO REFRESH. Независимо от ширины устройства, 256M SDRAM требует 8192 циклов AUTO REFRESH каждые 64 мс (для исполнений commercial и industrial) или 16 мс (для исполнения automotive). Предоставление распространяемой команды AUTO REFRESH каждые 7.813 мкс (для исполнений commercial и industrial) или 1.953 мкс (для исполнения automotive) будет удовлетворять требованию обновления и гарантировать, что будет обновлена каждая строка. Альтернативно может быть выдано 8192 команд AUTO REFRESH пакетом с интервалом не меньше tRFC, т. е. каждые 64 мс (для исполнений commercial и industrial) или 16 мс (для исполнения automotive).

SELF REFRESH. Команда SELF REFRESH может использоваться для сохранения данных в SDRAM, даже если остальная система выключена. В режиме self refresh микросхема SDRAM сохраняет свои данные при отсутствии внешнего тактирования (выполняется самообновление данных без участия внешнего контроллера).

Команда SELF REFRESH инициируется наподобие команды AUTO REFRESH, за исключением того, что CKE запрещен (в состоянии лог. 0). После того, как зарегистрирована команда SELF REFRESH, все входы SDRAM переходят в состояние "не имеет значения", кроме сигнала CKE, который должен оставаться в состоянии лог. 0.

После того, как режим самообновления (self refresh) был запущен, SDRAM использует свое внутреннее тактирование, самостоятельно выполняя циклы AUTO REFRESH. Микросхема SDRAM должна оставаться в режиме самообновления на минимальный период, равный tRAS, и может оставаться в состоянии самообновления бесконечно долго, пока на микросхему подается питание, и пока этот режим необходим.

Процедура выхода из самообновления требует выполнения последовательности команд. Сначала должна быть застабилизирована частота тактов CLK (стабильность тактов означает, что сигнал на выводе тактирования удовлетворяет требованиям, заданным в спецификации для тактов, см. врезку "Электрические параметры AC") до того, как сигнал CKE перейдет в лог. 1. После того, как CKE перейдет в лог. 1, на SDRAM нужно выдать команды NOP (в течение минимум 2 тактов) для tXSR, потому что требуется время для завершения любого внутреннего процесса обновления данных.

При выходе из режима самообновления команды AUTO REFRESH должны выдаваться с указанными интервалами, так как и SELF REFRESH и AUTO REFRESH используют один и тот же счетчик обновления строк.

Режим самообновления (self refresh) не поддерживается микросхемами в температурном исполнении для автомобильной промышленности (automotive temperature devices, AT).

Таблица 15. Таблица истинности – текущее состояние банк n, команда для банка n. 0 означает лог. 0, 1 лог. 1, x означает, что уровень сигнала не имеет значения.

Текущее состояние CS# RAS# CAS# WE# Команда/действие Прим.
Любое 1 x x x COMMAND INHIBIT (запрет команды, NOP/продолжить предыдущую операцию)  
0 1 1 1 NO OPERATION (никакого действия, NOP/продолжить предыдущую операцию)  
Idle (ожидание) 0 0 1 1 ACTIVE (выбор и активация строки)  
0 0 0 1 AUTO REFRESH (автообновление) 7
0 0 0 0 LOAD MODE REGISTER (загрузка регистра режима) 7
0 0 1 0 PRECHARGE 8
Row active (строка активна) 0 1 0 1 READ (выбор столбца и запуск пакета чтения, READ burst) 9
0 1 0 0 WRITE (выбор столбца и запуск пакета записи, WRITE burst) 9
0 0 1 0 PRECHARGE (деактивация строки в банке или банках) 10
Read, чтение (функция auto precharge запрещена) 0 1 0 1 READ (выбор столбца и запуск нового пакета чтения, READ burst) 9
0 1 0 0 WRITE (выбор столбца и запуск пакета записи, WRITE burst) 9
0 0 1 0 PRECHARGE (обрыв пакета READ, запуск предзаряда) 10
0 1 1 0 BURST TERMINATE (обрыв пакета) 11
Write, запись (функция auto precharge запрещена) 0 1 0 1 READ (выбор столбца и запуск пакета чтения, READ burst) 9
0 1 0 0 WRITE (выбор столбца и запуск нового пакета записи, WRITE burst) 9
0 0 1 0 PRECHARGE (обрыв пакета WRITE, запуск предзаряда) 10
0 1 1 0 BURST TERMINATE (обрыв пакета) 11

Примечания к таблице 15 (из них 1..6 относятся ко всем параметрам и условиям):

1. Эта таблица относится к ситуациям, когда CKEn-1 был лог. 1, и CKEn лог. 1 (см. таблицу 17) и это произошло после tXSR (если предыдущее состояние было self refresh).
2. Эта таблица специфична для банка, за исключением специально оговоренных ситуаций (например, текущее состояние для определенного банка, и показанные команды могут быть выданы к этому банку, когда он находится в таком состоянии). Исключения рассматриваются ниже.
3. Определения текущего состояния:
   Idle: банк был предзаряжен, и прошел интервал tRP.
   Row active: банк был активирован, и прошло время tRCD. Не происходят операции передачи пакетов данных (data bursts), не осуществляется доступ к памяти микросхемы, и не осуществляется доступ к её регистрам.
   Read: инициирована операция пакетного чтения (READ burst) с запретом auto precharge, и она пока не завершена или пока не оборвана.
   Write: инициирована операция пакетной записи (WRITE burst) с запретом auto precharge, и она пока не завершена или пока не оборвана.
4. Следующие состояния не должны быть прерваны выдачей команды в тот же банк. Во время этих состояний команды COMMAND INHIBIT или NOP, или поддерживаемые команды должны выдаваться в другой банк на любом перепаде тактов. Поддерживаемые команды для любого банка определяются по текущему состоянию этого банка, и условиям, описанным в этой и следующей таблице.
   Precharging: начинается с регистрации команды PRECHARGE, и заканчивается после интервала tRP. После интервала tRP банк будет в состоянии ожидания (idle state).
   Row activating (активация строки): начинается с регистрации команды ACTIVE, и оканчивается, когда прошел интервал tRCD. После tRCD банк будет в состоянии активной строки (row active state).
   Read with auto precharge enabled (чтение с разрешенным автоматическим предзарядом): начинается с регистрации команды READ, когда разрешен режим auto precharge, и заканчивается, когда прошел интервал tRP. После интервала tRP банк будет в состоянии ожидания (idle state).
   Write with auto precharge enabled (чтение с разрешенным автоматическим предзарядом): начинается с регистрации команды WRITE, когда разрешен режим auto precharge, и заканчивается, когда прошел интервал tRP. После интервала tRP банк будет в состоянии ожидания (idle state).
5. Следующие состояние не должны быть прерваны выдачей любой выполняемой команды; во время этих состояний COMMAND INHIBIT или NOP должны быть поданы на каждом положительном перепаде тактов.
   Refreshing (обновление): начинается с регистрации команды AUTO REFRESH, и оканчивается после интервала tRFC. После tRFC все банки устройства будут в состоянии ожидания (idle state).
   Accessing mode register (доступ к регистру режима): начинается с регистрации команды LOAD MODE REGISTER и заканчивается после интервала tMRD. После tMRD все банки устройства будут в состоянии ожидания (idle state).
   Precharging all: начинается с регистрации команды PRECHARGE ALL и заканчивается после интервала tRP. После tRP все банки будут в состоянии ожидания (idle state).
6. Все не показанные состояния и последовательности являются недопустимыми или зарезервированными.
7. Не относится к конкретному банку; требует, чтобы все банки были в состоянии ожидания.
8. Не влияет на состояние банка, и действует для этого банка как команда NOP.
9. Операции READ или WRITE, перечисленные в столбце Command/Action (команда/действие) включают операции READ или WRITE с разрешенным auto precharge и операции READ или WRITE с запрещенным auto precharge.
10. Может как относиться к конкретному банку, так и быть не привязанным к конкретному банку; если все банки нуждаются в предзаряде, то каждый должен быть в состоянии, допустимом для предзаряда.
11. Не относится к определенному банку; BURST TERMINATE влияет на последнюю операцию пакетного чтения или записи (READ/WRITE burst), независимо от банка.

Таблица 16. Таблица истинности – текущее состояние банка n, команда для банка m. 0 означает лог. 0, 1 лог. 1, x означает, что уровень сигнала не имеет значения.

Текущее состояние CS# RAS# CAS# WE# Команда/действие Прим.
Любое 1 x x x COMMAND INHIBIT (запрет команды, NOP/продолжить предыдущую операцию)  
0 1 1 1 NO OPERATION (никакого действия, NOP/продолжить предыдущую операцию)  
Idle (ожидание) x x x x Любая команда, иначе поддерживаемая для банка m  
Активация строки, строка активна или осуществление предзаряда 0 0 1 1 ACTIVE (выбор и активация строки)  
0 1 0 1 READ (выбор столбца и запуск пакета чтения, READ burst) 7
0 1 0 0 WRITE (выбор столбца и запуск пакета записи, WRITE burst) 7
0 0 1 0 PRECHARGE  
Read, чтение (функция auto precharge запрещена) 0 0 1 1 ACTIVE (выбор и активация строки)  
0 1 0 1 READ (выбор столбца и запуск нового пакета чтения, READ burst) 7, 10
0 1 0 0 WRITE (выбор столбца и запуск пакета записи, WRITE burst) 7, 11
0 0 1 0 PRECHARGE 9
Write, запись (функция auto precharge запрещена) 0 0 1 1 ACTIVE (выбор и активация строки)  
0 1 0 1 READ (выбор столбца и запуск пакета чтения, READ burst) 7, 12
0 1 0 0 WRITE (выбор столбца и запуск нового пакета записи, WRITE burst) 7, 13
0 0 1 0 PRECHARGE (обрыв пакета WRITE, запуск предзаряда) 9
Read, чтение (функция auto precharge разрешена) 0 0 1 1 ACTIVE (выбор и активация строки)  
0 1 0 1 READ (выбор столбца и запуск нового пакета чтения, READ burst) 7, 8, 14
0 1 0 0 WRITE (выбор столбца и запуск пакета записи, WRITE burst) 7, 8, 15
0 0 1 0 PRECHARGE 9
Write, запись (функция auto precharge разрешена) 0 0 1 1 ACTIVE (выбор и активация строки)  
0 1 0 1 READ (выбор столбца и запуск пакета чтения, READ burst) 7, 8, 16
0 1 0 0 WRITE (выбор столбца и запуск нового пакета записи, WRITE burst) 7, 8, 17
0 0 1 0 PRECHARGE (обрыв пакета WRITE, запуск предзаряда) 9

Примечания к таблице 16 (из них 1..6 относятся ко всем параметрам и условиям):

1. Эта таблица относится к ситуациям, когда CKEn-1 был лог. 1, и CKEn лог. 1 (см. таблицу 17) и это произошло после tXSR (если предыдущее состояние было self refresh).
2. Эта таблица описывает альтернативное функционирование банка, за исключением случаев, когда отмечено нечто другое; например, текущее состояние для банка n, и показанные команды могут быть выданы для банка m, предполагая, что банк m в состоянии, поддерживающем выданную команду. Исключения рассматриваются ниже.
3. Определения текущего состояния:
   Idle: банк был предзаряжен, и прошел интервал tRP.
   Row active: банк был активирован, и прошло время tRCD. Не происходят операции передачи пакетов данных (data bursts), не осуществляется доступ к памяти микросхемы, и не осуществляется доступ к её регистрам.
   Read: была инициирована пакетная операция чтения (READ burst) с запретом auto precharge, и эта операция пока не завершена или не прервана.
   Write: была инициирована пакетная операция записи (WRITE burst) с запретом auto precharge, и эта операция пока не завершена или не прервана.
4. Команды AUTO REFRESH, SELF REFRESH и LOAD MODE REGISTER могут быть выданы только когда все банки в состоянии ожидания (idle).
5. Команда BURST TERMINATE не может быть выдана для другого банка; это относится только к банку, представленному в текущем состоянии.
6. Все не показанные состояния и последовательности являются недопустимыми или зарезервированными.
7. Операции READ или WRITE для банка m, перечисленные в столбце Command/Action (команда/действие) включают операции READ или WRITE с разрешенным auto precharge и операции READ или WRITE с запрещенным auto precharge.
8. Конкурентный auto precharge: банк n будет инициировать команду auto precharge, когда его пакетная передача (burst) была прервана пакетной передачей банка m.
9. Пакетная передача банка n продолжается, как она была инициирована.
10. Для операции READ без auto precharge, прерванной операцией READ (с auto precharge или без него), операция READ банка m будет прервана операцией READ на банке n через интервал CAS latency (CL).
11. Для операции READ без auto precharge, прерванной операцией WRITE (с auto precharge или без него), операция WRITE в банк m будет прервана операцией READ на банке n, когда эта операция была зарегистрирована. Сигнал DQM должен появиться на 1 такт до команды WRITE, чтобы предотвратить коллизию на шине.
12. Для операции WRITE без auto precharge, прерванной операцией READ (с auto precharge или без него), операция READ банка m будет прервана операцией WRITE в банк n, когда эта операция была зарегистрирована, с появление данных на выходе через задержку CL. Для последней достоверной операции WRITE в банк n входные данные регистрируются на 1 такт до операции READ на банке m.
13. Для операции WRITE без auto precharge, прерванной операцией WRITE (с auto precharge или без него), операция WRITE в банк m будет прервана операцией WRITE в банк n, когда эта операция была зарегистрирована. Для последней достоверной операции WRITE в банк n входные данные регистрируются на 1 такт до операции READ на банке m.
14. Для операции READ с auto precharge, прерванной операцией READ (с auto precharge или без него), операция READ на банке m будет прервана операцией READ на банке n, через задержку CL. PRECHARGE на банке n начнется, когда будет зарегистрирована операция READ на банке m.
15. Для операции READ с auto precharge, прерванной операцией WRITE (с auto precharge или без него), операция WRITE в банк m будет прервана операцией READ на банке n, когда эта операция была зарегистрирована. Сигналы DQM должны использоваться на 2 такта до команды WRITE, чтобы предотвратить коллизию на шине. PRECHARGE на банке n начнется, когда будет зарегистрирована операция WRITE в банк m.
16. Для операции WRITE с auto precharge, прерванной операцией READ (с auto precharge или без него), операция READ на банке m будет прервана операцией WRITE в банк n, когда эта операция была зарегистрирована, с появлением данных на выходе через задержку CL. PRECHARGE для банка n начнется после истечения tWR, где tWR начинается, когда была зарегистрирована операция READ на банке m. Для последней допустимой операции WRITE в банк n входные данные будут зарегистрированы на 1 такт раньше операции READ на банке m.
17. Для операции WRITE с auto precharge, прерванной операцией WRITE (с auto precharge или без него), операция WRITE в банк m будет прервана операцией WRITE в банк n, когда эта операция была зарегистрирована. PRECHARGE на банке n начнется после истечения tWR, где tWR начинается, когда была зарегистрирована операция WRITE в банк m. Последняя допустимая операция WRITE в банк n будет зарегистрирована на 1 такт раньше операции WRITE в банк m.

Таблица 17. Таблица истинности – CKE.

Текущее состояние CKEn-1 CKEn COMMANDn ACTIONn Прим.
Power-down 0 0 x Текущее состояние сохраняется без изменений  
Self refresh  
Clock suspend  
Power-down 0 1 COMMAND INHIBIT или NOP Выход из состояния "выключено" 5
Self refresh COMMAND INHIBIT или NOP Выход из состояния самообновления 6
Clock suspend x Выход из приостановки тактов 7
Все банки в состоянии ожидания (idle) 1 0 COMMAND INHIBIT или NOP Вход в power-down  
AUTO REFRESH Вход в self-refresh  
Чтение или запись Допустимая команда Вход в приостановку тактов  
  1 1 См. таблицу 16    

Примечания к таблице 17 (из них 1..4 относятся ко всем параметрам и условиям):

1. CKEn это логическое состояние сигнала CKE на тактовом перепаде n; CKEn-1 соответствует CKE на предыдущем тактовом перепаде.
2. Текущее состояние это состояние SDRAM сразу перед тактовым перепадом n.
3. COMMANDn это команда, зарегистрированная на тактовом перепаде n, и ACTIONn это результат команды COMMANDn.
4. Все не показанные состояния и последовательности являются недопустимыми или зарезервированными.
5. Выход из состояния "выключено" (power-down) на тактовом перепаде n переведет все банки микросхемы в состояние ожидания (idle state) в момент времени перепада тактов n+1 (когда прошел предоставленный интервал tCKS).
6. Выход из состояния самообновления (self refresh) на тактовом перепаде n переведет все банки микросхемы в состояние ожидания (idle state) после истечения интервала tXSR. Команды COMMAND INHIBIT или NOP должны использоваться на любых тактовых перепадах в течение периода tXSR. Должны быть предоставлены как минимум 2 команды NOP за время периода tXSR.
7. После выхода из состояния приостановки тактов (clock suspend) на тактовом перепаде n микросхема продолжит свое функционирование и распознает следующую команду на тактовом перепаде n+1.

[Инициализация]

Микросхема SDRAM должна быть включена (powered up) и инициализирована по определенной процедуре. Пока не была произведена инициализация, все другие процедуры могут привести к непредсказуемому поведению. После подачи напряжения на VDD и VDDQ (эти напряжения должны быть поданы одновременно), и после того, как тактовый сигнал станет стабильным (стабильный тактовый сигнал это такой сигнал, который удовлетворяет спецификации, определенной для входа тактов микросхемы), SDRAM требует задержки 100 мкс перед выдачей любой другой команды, отличающейся от команд COMMAND INHIBIT или NOP. Начиная с определенного момента во время этого периода 100 мкс и до момента окончания этого периода должны прикладываться команды COMMAND INHIBIT или NOP.

После истечении задержки 100 мкс, если было выполнено условие, что была выдана как минимум 1 команда COMMAND INHIBIT или NOP, должна быть выдана команда PRECHARGE. Все банки должны быть предзаряжены, что поместит все банки в состояние ожидания (idle state).

Как только банки попали в состояние ожидания, должны быть выполнены как минимум 2 цикла AUTO REFRESH. После завершения циклов AUTO REFRESH микросхема SDRAM готова к программированию регистра режима. Из-за того, что при включении питания содержимое регистра режима находится в неизвестном состоянии, это состояние должно быть загружено до подачи любой рабочей команды. Если это необходимо, две команды AUTO REFRESH должны быть выданы после команды LMR.

Ниже перечислена пошаговая последовательность включения (power-up) микросхемы SDRAM:

1. Одновременно подать питания на выводы VDD и VDDQ.
2. Выдать и удерживать CKE на уровне лог. 0 логики LVTTL, пока все входы и выходы микросхемы не перейдут в уровни, совместимые с уровнями логики LVTTL.
3. Предоставить стабильный сигнал тактов. Стабильным считается такой сигнал тактов, который удовлетворяет ограничениям спецификации для тактового входа микросхемы.
4. Ждать как минимум 100 мкс до выдачи любой команды, кроме COMMAND INHIBIT или NOP.
5. Начиная с некоторого момента внутри периода 100 мкс, перевести CKE в уровень лог. 1. До конца этого периода выдавать команды COMMAND INHIBIT или NOP, и должна при этом выдана как минимум одна такая команда.
6. Выполнить команду PRECHARGE ALL.
7. Ждать как минимум tRP; во время этого интервала должны выдаваться команды NOP или DESELECT. Все банки завершат свой предзаряд, так что все банки перейдут в состояние ожидания (idle state).
8. Выдать команду AUTO REFRESH.
9. Ждать как минимум tRFC, в течение которого разрешены только команды NOP или COMMAND INHIBIT.
10. Выдать команду AUTO REFRESH.
11. Ждать как минимум tRFC, в течение которого разрешены только команды NOP или COMMAND INHIBIT.
12. Теперь SDRAM готова к программированию регистра режима. Из-за того, что при включении питания состояние регистра режима неизвестно, он должен быть загружен до подачи любой рабочей команды. С помощью команды LMR нужно запрограммировать регистр режима. Регистр режима программируется командой MODE REGISTER SET, когда уровни BA1=0, BA0=0, и регистр режима будет хранить свои данные, пока не будет перепрограммирован, или пока не пропадет питание. Если не запрограммировать регистр режима при инициализации, то это приведет к тому, что рабочие настройки будут нежелательными. После команды LMR выходы гарантированно окажутся в состоянии High-Z. Выходы должны быть в состоянии High-Z перед выдачей команды LMR.
13. Ждать как минимум tMRD, и в течение этого времени разрешается выдавать только команды NOP или DESELECT.

После этой процедуры микросхема SDRAM готова к любой допустимой команде.

Примечание: в этой последовательности можно выдать больше 2 команд AUTO REFRESH. После завершения шагов 9 и 10 повторяйте нужное количество циклов AUTO REFRESH + tRFC.

SDRAM MT48LC Initialize and Load Mode Register fig18

Рис. 18. Инициализация и загрузка регистра режима.

Примечания к рис. 18:

1. Регистр режима может быть загружен до циклов AUTO REFRESH, если это необходимо.
2. Если CS=1 во время лог. 1 сигнала тактов, все прикладываемые команды будут NOP.
3. JEDEC и PC100 указывают 3 такта.
4. Выходы будут гарантированно в состоянии High-Z после выдачи этой команды.
5. A12 должен быть в лог. 0 на время tP+1.

[Регистр режима]

Регистр режима определяет функционирование микросхемы, включая длину пакета (burst length, BL), тип пакета (burst type), задержка выборки столбца (CAS latency, CL), рабочий режим, и режим записи пакета (write burst mode). Регистр режима программируется командой LOAD MODE REGISTER, и сохраняет свою информацию, пока не будет перепрограммирован, или пока не пропадет питание.

Биты M[2:0] задают BL (длина пакета); M3 задает тип пакета; M[6:4] задают CL; M7 и M8 задают рабочий режим; M9 задает write burst mode; и M10–Mn должны быть установлены в 0, чтобы гарантировать совместимость с будущими ревизиями микросхем. Mn+1 и Mn + 2 должны быть установлены в 0, чтобы выбрать регистр режима.

Регистры режима должны быть загружены, когда все банки находятся в состоянии ожидания (idle), и контроллер должен ждать tMRD до инициирования любой последующей операции. Нарушение любого из этих требований приведет к непредсказуемому поведению микросхемы SDRAM.

SDRAM MT48LC Mode Register fig19

Рис. 19. Определение регистра режима.

Burst Length (BL). Чтения и записи микросхемы организованы в виде пакетов (burst oriented), и длина пакета burst length (BL) программируется. Длина пакет определяет максимальное количество ячеек столбцов, которые могут быть доступны выданной командой READ или WRITE. Доступны длины пакетов 1, 2, 4, 8 следующих друг за другом ячеек для обоих типов пакета, последовательного (sequential burst) и с чередованием (interleaved burst), и для последовательного типа пакета доступна длина пакета размером в страницу (page burst. Передачи последовательного пакета страницы используется вместе с командой BURST TERMINATE, чтобы генерировать подходящие длины передачи.

Зарезервированные состояния не должны использоваться, потому что иначе для будущих версий микросхем может произойти непредсказуемое функционирование, или получится несовместимость.

Когда выдается команда READ или WRITE, эффективно выбирается блок столбцов, равный длине пакета BL. Все доступы для этого пакета осуществляются внутри этого блока, и это означает, что произойдет перескок в начало блока, когда будет достигнута граница блока. Блок уникально выбирается сигналами адреса A[8:1] когда BL=2, A[8:2] когда BL=4, и A[8:3] когда BL=8. Остальные (младшие) биты адреса используются для выбора стартовой позиции внутри блока. Передачи размером в страницу (continuous page burst) будут сопровождаться перескоком в начало страницы, когда достигается конец страницы.

Burst Type (тип пакета). Пакетный доступ может быть запрограммирован либо как последовательный (sequential burst), либо как пакет с чередованием (interleaved burst); это называется типом пакета, и выбирается битом M3. Порядок доступа в пакете определяется длиной пакета (burst length, BL), типом пакета (burst type) и стартовым адресом столбца.

Таблица 18. Определение пакета.

Burst Length
 Starting Column Address
 Порядок доступа в пакете
Последовательный (Sequential) С чередованием (Interleaved)
2   A0  
    0 0-1 0-1
  1 1-0 1-0
4   A1 A0  
    0 0 0-1-2-3 0-1-2-3
0 1 1-2-3-0 1-0-3-2
1 0 2-3-0-1 2-3-0-1
1 1 3-0-1-2 3-2-1-0
8 A2 A1 A0  
  0 0 0 0-1-2-3-4-5-6-7 0-1-2-3-4-5-6-7
0 0 1 1-2-3-4-5-6-7-0 1-0-3-2-5-4-7-6
0 1 0 2-3-4-5-6-7-0-1 2-3-0-1-6-7-4-5
0 1 1 3-4-5-6-7-0-1-2 3-2-1-0-7-6-5-4
1 0 0 4-5-6-7-0-1-2-3 4-5-6-7-0-1-2-3
1 0 1 5-6-7-0-1-2-3-4 5-4-7-6-1-0-3-2
1 1 0 6-7-0-1-2-3-4-5 6-7-4-5-2-3-0-1
1 1 1 7-0-1-2-3-4-5-6 7-6-5-4-3-2-1-0
Непрерывно    
  n = A0–An/9/8 (ячейки 0–y) Cn, Cn + 1, Cn + 2, Cn + 3...Cn - 1, Cn... Не поддерживается

Примечания к таблице 18:

1. Для полностраничного доступа: y=2048 (микросхем с выходом x4), y=1024 (микросхем с выходом x8), y=512 (микросхем с выходом x16).
2. Для BL=2 A1–A9, A11 (x4); A1–A9 (x8); или A1–A8 (x16) выберет пакет в 2 блока; A0 выберет начальный столбец в блоке.
3. Для BL=4 A2–A9, A11 (x4); A2–A9 (x8); или A2–A8 (x16) выберет пакет в 4 блока; A0–A1 выберет начальный столбец в блоке.
4. Для BL=8 A3–A9, A11 (x4); A3–A9 (x8); или A3–A8 (x16) выберет пакет в 8 блоков; A0–A2 выберет начальный столбец в блоке.
5. Для пакетов размером в страницу выбирается целая строка, и начальный столбец выбирается A0–A9, A11 (x4); A0–A9 (x8); или A0–A8 (x16).
6. Всякий раз, когда будет достигнута граница блока в вышеуказанной последовательности, последующий доступ приведет к перескоку в начало блока.
7. Для BL=1 A0–A9, A11 (x4); A0–A9 (x8); или A0–A8 (x16) выберут уникальный столбец, к которому осуществляется доступ, и бит M3 регистра режима игнорируется.

CAS Latency. Это задержка (CL) в тактах между регистрацией команды READ и доступностью выходных данных. Задержка может быть установлена в 2 или 3 такта.

Если команда READ была зарегистрирована на тактовом перепаде n, и задержка составляет m тактов, то данные будут доступны на тактовом перепаде n+m. Выходы DQ начнут выдавать результат на 2 такт раньше (n+m-1), и при условии, что соблюдены соответствующие времена доступа, данные будут достоверны на выходе на перепаде тактов n+m. Например, если предположить, что время такта такое, что удовлетворены все соответствующие времена доступа, то если команда READ была зарегистрирована в момент T0, и латентность была запрограммирована на 2 такта, то DQ начнут выдавать данные после T1, и данные будут доступны в момент времени T2.

Зарезервированные состояния не должны использоваться, потому что иначе для будущих версий микросхем может произойти непредсказуемое функционирование, или получится несовместимость.

SDRAM MT48LC CAS Latency fig20

Рис. 20. CAS Latency.

Operating Mode (рабочий режим). Нормальный рабочий режим выбирается установкой в 0 битов M7 и M8; другие комбинации для M7 и M8 зарезервированы для будущего использования. Зарезервированные состояния не должны использоваться, потому что иначе для будущих версий микросхем может произойти непредсказуемое функционирование, или получится несовместимость.

Write Burst Mode. Когда M9 = 0, длина пакета (burst length, BL) программируется битами M[2:0], и это действует на оба вида пакетов, READ и WRITE; когда M9 = 1, программируемая длина пакета действует на пакеты READ, но доступы на запись осуществляются по одной ячейке (nonburst access).

[Активация банка/строки]

Перед тем, как могут быть выданы любые команды READ или WRITE для банка в SDRAM, должна быть открыта строка в этом банке. Это осуществляется командой ACTIVE, с выбором как активированного банка, так и активированной строки.

После того, как строка была открыта командой ACTIVE, для этой строки могут быть выданы команды READ или WRITE в соответствии со спецификацией интервала времени tRCD. Время tRCD (MIN) должно быть поделено на период тактов и округлено вверх до следующего целого числа, чтобы определить самый ранний тактовый перепад после команды ACTIVE, на котором можно ввести команду READ или WRITE. Например, спецификация tRCD в 20 нс с тактовой частотой 125 МГц (период частоты 8 нс) даст результат 2.5 тактов, и этот результат округляется вверх до 3. Это отражено на рис. 21, что покрывает любой случай, где 2 < tRCD (MIN)/tCK ≤ 3 (та же самая процедура используется для преобразования других ограничений спецификации в единицы времени, выраженные в тактах).

Последующая команда ACTIVE для другой строки в том же банке может быть выдана только после того, как будет предзаряжена предыдущая активная строка. Минимальный интервал времени между следующими друг за другом командами в том же самом банке определяется интервалом tRC.

Последующая команда ACTIVE для другого банка может быть выдана, пока осуществляется доступ в первый банк, что приведет к снижению общих затрат времени, связанными с доступом к строке. Минимальный интервал времени между последовательными командами ACTIVE для разных банков определяются интервалом tRRD.

SDRAM MT48LC example meeting tRCD MIN fig21

Рис. 21. Пример: момент tRCD (MIN), когда 2 < tRCD (MIN)/tCK < 3.

[Операция чтения (READ)]

Пакеты READ инициируются командой READ, как это показано на рис. 15. Адреса начального столбца и банка предоставляются командой READ, и для этого пакетного доступа к памяти функция auto precharge либо разрешена, либо запрещена. Если функция auto precharge разрешена, то строка, к которой осуществляется доступ, предзаряжается по завершении пакета. На картинках ниже функция auto precharge запрещена.

Во время пакетов READ достоверные элементы выходных данных со стартового адреса столбца доступны через задержку CAS после выдачи команды READ. Каждый последующий выходной элемент данных будет достоверен на следующем положительном перепаде тактовой частоты. Рис. 23 показывает общие диаграммы времени для каждой возможной установки задержки CAS.

После завершения пакета, если предположить, что не были инициированы другие команды, сигналы DQ перейдут в состояние High-Z. Непрерывные пакетные передачи продолжаются, пока не будут специально прерваны. По окончании страницы происходит перескок на столбец 0, и передача продолжается.

Данные любой пакетной передачи READ могут быть обрезаны последующей командой READ, и за данными пакета READ фиксированной длины могут немедленно идти данные команды READ. В любом случае может сохраняться непрерывный поток данных. Первый элемент данных от нового пакета либо следует за последнем элементом завершенного пакета, либо за последним желаемым элементом данных длинного пакета, который был оборван. Новая команда READ должна быть выдана на x тактов до тактового перепада, на котором достоверен последний желаемый элемент данных, где x = CL - 1. Это показано на рис. 23 для CL2 и CL3.

Микросхемы SDRAM используют конвейерную архитектуру, так что они не требуют правила 2n, связанного с архитектурой упреждающей выборки (prefetch architecture). Команда READ может быть инициирована на любом тактовом перепаде, следующем за командой READ. Полноскоростные доступы произвольного чтения могут осуществляться в том же банке, или каждая последующая операция READ может быть выполнена для другого банка.

SDRAM MT48LC Consecutive READ Bursts fig22

Рис. 22. Следующие друг за другом пакеты READ.

Примечание 1: каждая команда READ может быть выдана для любого банка. DQM = 0.

SDRAM MT48LC Random READ Accesses fig23

Рис. 23. Доступы READ по произвольным адресам.

Примечание 1: каждая команда READ может быть выдана для любого банка. DQM = 0.

Данные любого пакета READ могут быть оборваны последующей командой WRITE, и за данными от пакета READ фиксированной длины могут немедленно идти данные от команды WRITE (в соответствии с ограничениями на время переключения шины). Пакеты WRITE могут быть инициированы на тактовом перепаде сразу за последним (или последним желаемым) элементом данных пакета READ, при условии, что можно избежать конфликта ввода/вывода. В имеющемся дизайне системы имеется возможность управления входными данными так, что они перейдут в состояние Low-Z до того, как DQ перейдут в состояние High-Z. В этом случае должна быть вставлена задержка на 1 такт между последними считываемыми данными и командой WRITE.

Вход DQM используется для того, чтобы устранить конфликт ввода/вывода, как это показано на рис. 24 и рис. 25. Сигнал DQM должен быть выставлен в состояние лог. 1 как минимум на 2 такта до команды WRITE (для выходных буферов задержка DQM составляет 2 такта), чтобы подавить вывод данных от операции READ. После регистрации команды WRITE сигналы DQ перейдут в состояние High-Z (или останутся в состоянии High-Z) независимо от сигнала DQM, предоставленном, если DQM был активен на такте сразу перед обрезкой команды WRITE командой READ. Если это не так, то вторая операция WRITE будет ошибочной. Например, если DQM был в лог. 0 в момент T4, то операции WRITE в моменты T5 и T7 будут нормальными, и операция WRITE в момент T6 будет ошибочной.

Сигнал DQM должен быть снят (переведен в лог. 0) до команды WRITE (латентность DQM для входных буферов равна 0 тактов), чтобы гарантировать, чтобы записываемые данные не были маскированы. Рис. 24 показывает, что из-за частоты тактов конфликта на шине удается избежать без добавления цикла NOP, в то время как рис. 25 показывает случай, где требуется дополнительный цикл NOP.

Операции READ с пакетом фиксированной длины могут быть оборваны, или за ними может следовать команда PRECHARGE в тот же банк, предоставленная, когда функция auto precharge не была активирована. Команда RECHARGE должна быть выдана на x тактов перед тактовым перепадом, на котором должен быть достоверен последний элемент данных, где x = CL - 1. Это показано на рис. 26 для каждого возможного CL; элемент данных n + 3 либо последний из 4 пакетов, либо последний желаемый элемент данных в более длинной пакетной передаче. Следующая после PRECHARGE команда в тот же банк не может быть выдана до момента tRP. Обратите внимание, что часть от времени предзаряда строки скрыта во время доступа к последнему элементу (элементам) данных.

В случае, когда передача фиксированной длины выполняется до завершения, команда PRECHARGE, выданная в оптимальное время (как описано выше) предоставляет такое же функционирование, как была бы передача фиксированной длины со включенной функцией auto precharge. Недостаток команды PRECHARGE в том, что она требует доступности шин команды и адреса во время выдачи команды. Достоинство команды PRECHARGE в том, что она может использоваться для обрезки передач пакетов фиксированной длины или продолжающихся передач целых страниц.

SDRAM MT48LC READ to WRITE fig24

Рис. 24. Переход от READ к WRITE.

Примечание 1: CL = 3. Команда READ может быть выдана в любой банк, и команда WRITE может быть выдана в любой банк. Если используется передача одного пакета, то сигнал DQM не требуется.

SDRAM MT48LC READ to WRITE with extra clock cycle fig25

Рис. 25. Переход от READ к WRITE с дополнительным тактом.

Примечание 1: CL = 3. Команда READ может быть выдана в любой банк, и команда WRITE может быть выдана в любой банк.

SDRAM MT48LC READ to PRECHARGE fig26

Рис. 26. Переход от READ к PRECHARGE.

Примечание 1: DQM = 0.

Продолжающиеся страничные передачи пакетов READ и передачи READ фиксированной длины могут быть обрезаны командой BURST TERMINATE, когда функция auto precharge не была активирована. Команда BURST TERMINATE должна быть выдана на x тактов до тактового перепада, соответствующего последнему достоверному элементу данных, где x = CL-1. Это показано на рис. 27 для каждой возможной латентности CAS; элемент данных n+3 последний желаемый элемент длинного пакета.

SDRAM MT48LC Terminating READ Burst fig27

Рис. 27. Обрыв пакета READ.

Примечание 1: DQM=0.

SDRAM MT48LC Alternating Bank Read Accesses fig28

Рис. 28. Альтернативный доступ к банку на чтение.

Примечание 1: для этого примера BL=4 и CL=2.

SDRAM MT48LC READ Continuous Page Burst fig29

Рис. 29. Пакетная продолжающаяся страничная операция READ.

Примечание 1: для этого примера CL=2.

SDRAM MT48LC READ DQM Operation fig30

Рис. 30. Работа DQM на операции READ.

Примечание 1: для этого примера BL=4 и CL=2.

[Операция записи (WRITE)]

Пакеты WRITE инициируются командой WRITE, как показано на рис. 16. Адреса стартового столбца и банка предоставляются командой WRITE, и для этого доступа может быть разрешена или запрещена функция auto precharge. Если auto precharge разрешена, то по завершению пакета совершается предзаряд строки, к которой совершался доступ. Для обычных команд WRITE, используемых на следующих рисунках, функция auto precharge запрещена.

Во время пакетов WRITE, первый входной элемент данных регистрируется вместе с командой WRITE. Последующие элементы данных регистрируются по каждому положительному перепаду тактов. При завершении передачи пакета фиксированной длины, если предположить, что другие команды не были инициированы, выводы DQ останутся в состоянии High-Z, и любые дополнительные входные данных будут игнорироваться (см. рис. 31). Продолжающиеся передачи страницы идут, пока не будут прерваны; по окончанию страницы произойдет перескок на столбец 0, и передача продолжится.

Данные любого пакета WRITE могут быть обрезаны последующей командой WRITE, и данные для пакета WRITE фиксированной длины могут следовать немедленно за данными для команды WRITE. Новая команда WRITE может быть выдана на любом такте за предыдущей командой WRITE, и данные, предоставленные одновременно с новой командой будут прикладываться к новой команде (см. рис. 32). Данные n+1 либо последнего пакета, либо данные передач двух пакетов или большего количества.

Микросхемы SDRAM используют конвейерную архитектуру, так что они не требуют правила 2n, связанного с архитектурой предварительной выборки (prefetch architecture). Команда WRITE может быть инициирована на любом такте после предыдущей команды WRITE. Доступ с записью на полной скорости в пределах страницы может быть выполнен в тот же банк, как показано на рис. 33, или каждая последующая операция WRITE может быть выполнена в другой банк.

SDRAM MT48LC WRITE Burst fig31

Рис. 31. Пакет WRITE.

Примечание 1: BL=2, DQM=0.

SDRAM MT48LC WRITE to WRITE fig32

Рис. 32. Переход от WRITE к WRITE.

Примечание 1: DQM=0. Каждая команда WRITE может быть выдана в любой банк.

Данные для любого пакета WRITE могут быть оборваны последующей командой READ, и за данными для пакета WRITE фиксированной длины могут идти непосредственно команда READ. После того, как была зарегистрирована команда READ, входные данные будут игнорироваться и записи не будут выполняться (см. рис. 34). Данные n+1 либо последнего пакета, либо данные передач двух пакетов или большего количества.

За данными пакета WRITE фиксированной длины может идти команда PRECHARGE, или эти данные могут быть обрезаны командой PRECHARGE в тот же банк, когда функция auto precharge не была активирована. Продолжающиеся страничные пакеты WRITE могут быть обрезаны командой PRECHARGE в тот же банк. Команда PRECHARGE должна быть выдана через интервал tWR после тактового перепада, на котором зарегистрирован последний желаемый элемент входных данных. Режим auto precharge требует tWR как минимум 1 такт времени для завершения, независимо от частоты тактов.

В дополнение, когда обрезается пакет WRITE на высоких тактовых частотах (tCK < 15 нс), сигнал DQM должен использоваться для маскирования входных данных для тактового перепада до тактового перепада и на совпадении тактового перепада с командой PRECHARGE (см. рис. 35). Данные n+1 либо последнего пакета, либо данные передач двух пакетов или большего количества. Следующая за командой PRECHARGE команда в тот же банк не может быть выдана до истечения интервала tRP.

В случае пакетов фиксированной длины, выполняемых до завершения, команда PRECHARGE, выданная в оптимальное время (как описано выше), работает так же, как и такая же передача фиксированной длины, у которой включена функция auto precharge. Недостаток команды PRECHARGE в том, что она требует доступности шин команды и адреса в соответствующее время выдачи команды. Достоинство команды PRECHARGE в том, что она может использоваться для обрезки передач пакетов фиксированной длины или продолжающихся передач целых страниц.

SDRAM MT48LC Random WRITE Cycles fig33

Рис. 33. Такты операции WRITE в произвольные места памяти.

Примечание 1: каждая команда WRITE может быть выдана в любой банк. DQM=0.

SDRAM MT48LC WRITE to READ fig34

Рис. 34. Переход от WRITE к READ.

Примечание 1: команда WRITE может быть выдана в любой банк, и команда READ может быть выдана в любой банк. В иллюстрации DQM=0, CL=2.

SDRAM MT48LC WRITE to PRECHARGE fig35

Рис. 35. Переход от WRITE к PRECHARGE.

Примечание 1: В этом примере сигнал DQM должен оставаться в лог. 0, если пакет WRITE фиксированной двойной длины.

Пакеты WRITE фиксированной длины могут быть обрезаны командой BURST TERMINATE. Когда обрезается пакет WRITE, входные данные, поданные одновременно с командой BURST TERMINATE, будут игнорированы. Последние записываемые данные (при условии, что в это время DQM=0) будут входными данными, предоставленными на 1 так до команды BURST TERMINATE. Это показано на рис. 36, где данные n последнего желаемого элемента данных длинного пакета.

SDRAM MT48LC Terminating WRITE Burst fig36

Рис. 36. Обрыв пакета WRITE.

Примечание 1: DQM=0.

SDRAM MT48LC Alternating Bank Write Accesses fig37

Рис. 37. Альтернативный доступ к банку на запись.

Примечание 1: для этого примера BL=4.

SDRAM MT48LC WRITE Continuous Page Burst fig38

Рис. 38. WRITE продолжающаяся страничная передача пакета.

Примечания:

1. Должен пройти интервал tWR до выдачи команды PRECHARGE.
2. Страница остается открытой; нет времени tRP.

SDRAM MT48LC WRITE DQM Operation fig39

Рис. 39. Работа сигнала DQM для операции WRITE.

Примечание 1: Для этого примера BL=4.

Пакетное чтение/одиночная запись. Вход в режим пакетного чтения / одиночной записи происходит записью в лог. 1 бита режима пакетной записи (write burst mode bit M9) в регистре режима. В этом режиме все команды WRITE приводят к доступу к одному столбцу (одиночный пакет), независимо от запрограммированного BL. Столбцы команды доступа READ программируются в соответствии с BL, так же как это осуществляется в обычном режиме работы (когда M9=0).

[Операция предзаряда (PRECHARGE)]

Команда PRECHARGE (см. рис. 17) используется для деактивации открытой строки в определенном банке, или открытой строки во всех банках. Банк (банки) будут доступны для последующих доступах к строке через некоторое указанное время (tRP) после того, как была выдана команда PRECHARGE. Входной сигнал A10 определяет, будет ли предзаряжен один банк или все банки, и в случае, когда предзаряжается только 1 банк (A10=0) входы BA0 и BA1 выбирают этот банк. Когда предзаряжаются все банки (A10=1), состояние входов BA0 и BA1 не имеют значения. После того, как банк был предзаряжен, он остается в состоянии ожидания (idle state), и должен быть активирован перед тем, как в этот банк может быть выдана любая команда READ или WRITE.

Auto Precharge. Это функция, которая выполняет то же самое, что и ранее описанная функция команды PRECHARGE для индивидуального банка, но без необходимости выдавать явную команду для предзаряда. Это осуществляется использованием A10 для разрешения auto precharge совместно с соответствующей командой READ или WRITE. Предзаряд банка/строки, которые были адресованы командой READ или WRITE, автоматически осуществляется по завершению пакетных операций READ или WRITE, за исключением режима продолжающегося пакетного режима страницы, где auto precharge не действует. В специальном случае режима пакетной записи, установленного для доступа к одиночной ячейке с установленным BL на непрерывное функционирование, установка BL отменяет работу auto precharge. Auto precharge не является постоянно работающей функцией, и она либо разрешается, либо запрещается с каждой отдельной командой READ или WRITE.

Auto precharge гарантирует, что предзаряд инициируется на самой ранней допустимой стадии в пакете. Другая команда не может быть выдана в тот же банк, пока не истечет время precharge (tRP). Это определяется так же, как если бы была выдана специальная команда PRECHARGE в самый ранний момент времени, как это было описано ранее в секции Burst Type.

Микросхемы Micron SDRAM поддерживают конкурентный auto precharge; ниже определены случаи конкурентного auto precharge для операций READ и WRITE.

Операция READ с auto precharge, прерванная операцией READ (с auto precharge или без него). Операция READ в банке m прервет операцию READ в банке n после запрограммированной задержки CAS. Предзаряд банка n начнется, когда будет зарегистрирована команда READ в банке m (см. рис. 40).

Операция READ с auto precharge, прерванная операцией WRITE (с auto precharge или без него). Операция WRITE в банк m прервет операцию READ банка n, когда WRITE была зарегистрирована. Сигнал DQM должен использоваться на 2 такте до команды WRITE, чтобы предотвратить конфликт на шине. Предзаряд банка n начнется, когда была зарегистрирована операция WRITE в банк m (см. рис. 41).

Операция WRITE с auto precharge, прерванная операцией READ (с auto precharge или без него). Операция READ в банке m прервет операцию WRITE в банк n, когда READ была зарегистрирована, с появлением на выходе данных через задержку CL. Предзаряд банка n начнется после интервала tWR, где tWR начинается, когда была зарегистрирована операция READ в банке m. Последняя допустимая запись в банк n примет входные данные, зарегистрированные на 1 такт до операции READ в банке m (см. рис. 46).

Операция WRITE с auto precharge, прерванная операцией WRITE (с auto precharge или без него). Операция WRITE в банк m прервет операцию WRITE в банк n, когда была зарегистрирована операция WRITE в банк m. Предзаряд банка n начнется через интервал tWR, где tWR начнется, когда была зарегистрирована команда WRITE в банк m. Последние допустимые данные для WRITE в банк n будут данными, зарегистрированными на 1 такт до команды WRITE в банк m (см. рис. 47).

SDRAM MT48LC READ with Auto Precharge Interrupted by READ fig40

Рис. 40. Операция READ с включенной функцией Auto Precharge, прерванная операцией READ.

Примечание 1: DQM=0.

SDRAM MT48LC READ with Auto Precharge Interrupted by WRITE fig41

Рис. 41. Операция READ с включенной функцией Auto Precharge, прерванная операцией WRITE.

Примечание 1: DQM=1 в момент T2, чтобы предотвратить конфликт DOUT+1 с DIN в момент T4.

SDRAM MT48LC READ with Auto Precharge fig42

Рис. 42. Операция READ с включенной функцией Auto Precharge.

Примечание 1: для этого примера BL=4 и CL=2.

SDRAM MT48LC READ without Auto Precharge fig43

Рис. 43. Операция READ без auto precharge.

Примечание 1: для этого примера BL=4, CL=2, и за пакетом READ идет выданная вручную команда PRECHARGE.

SDRAM MT48LC Single READ with Auto Precharge fig44

Рис. 44. Одиночная операция READ с включенной функцией Auto Precharge.

Примечание 1: для этого примера BL=1 и CL=2.

SDRAM MT48LC Single READ without Auto Precharge fig45

Рис. 45. Одиночная операция READ без auto precharge.

Примечание 1: для этого примера BL=1, CL=2, и за пакетом READ идет выданная вручную команда PRECHARGE.

SDRAM MT48LC WRITE with Auto Precharge Interrupted by READ fig46

Рис. 46. Операция WRITE с включенной функцией Auto Precharge, прерванная операцией READ.

Примечание 1: DQM=0.

SDRAM MT48LC WRITE with Auto Precharge Interrupted by WRITE fig47

Рис. 47. Операция WRITE с включенной функцией Auto Precharge, прерванная операцией WRITE.

Примечание 1: DQM=0.

SDRAM MT48LC WRITE with Auto Precharge fig48

Рис. 48. Операция WRITE с включенной функцией Auto Precharge.

Примечание 1: для этого примера BL=4.

SDRAM MT48LC WRITE without Auto Precharge fig49

Рис. 49. Операция WRITE без auto precharge.

Примечание 1: для этого примера BL=4, и за пакетом WRITE идет выданная вручную команда PRECHARGE.

SDRAM MT48LC Single WRITE with Auto Precharge fig50

Рис. 50. Одиночная операция WRITE с включенной функцией Auto Precharge.

Примечание 1: для этого примера BL=1.

SDRAM MT48LC Single WRITE without Auto Precharge fig51

Рис. 51. Одиночная операция WRITE без auto precharge.

Примечание 1: для этого примера BL=1, и за пакетом WRITE идет выданная вручную команда PRECHARGE.

[Операция автообновления (AUTO REFRESH)]

Команда AUTO REFRESH используется во время обычного функционирования микросхемы для обновления содержимого массива памяти (обновление требуется по технологии хранения информации в динамической памяти). Эта команда имеет непостоянное действие, так что её нужно выдавать всякий раз в моменты времени, когда требуется обновление. Все активные банки должны быть предзаряжены до выдачи команды AUTO REFRESH. Команда AUTO REFRESH не должна выдаваться до истечения минимального интервала времени tRP после команды PRECHARGE. Адресация генерируется внутренним счетчиком обновления. Это позволяет не заботиться о битах адреса во время команды AUTO REFRESH.

После того, как была выдана команда AUTO REFRESH, она не должна быть прервана любой выполняемой командой до истечения интервала времени tRFC. Во время интервала tRFC на каждом положительном перепаде тактов должна выдаваться команда COMMAND INHIBIT или NOP. Микросхема SDRAM требует, чтобы каждая строка row была обновлена в каждом периоде tREF. Предоставление команды AUTO REFRESH в интервалах времени tREF / rown (где rown это количество строк) будет удовлетворять требованиям по обновлению каждой строки массива памяти. Альтернативно для удовлетворения требованию обновления может быть осуществлено пакетное обновление с интервалом tREF, путем последовательной выдачи команды AUTO REFRESH друг за другом, с минимальным интервалом tRFC для каждой строки (должно быть выдано столько команд AUTO REFRESH, сколько строк в массиве памяти).

SDRAM MT48LC Auto Refresh Mode fig52

Рис. 52. Режим Auto Refresh.

Примечание 1: Выдача подряд команд AUTO REFRESH не требуется.

[Операция самообновления (SELF REFRESH)]

Режим самообновления может использоваться для того, чтобы в микросхеме сохранялись данные, даже когда остальная часть системы (контроллер динамической памяти) выключена. В режиме самообновления микросхема сама обновляет свои данные без подачи внешнего сигнала тактирования. Команда SELF REFRESH инициируется наподобие команды AUTO REFRESH, за исключением того, что сигнал CKE запрещен (находится в лог. 0). После того, как была зарегистрирована команда SELF REFRESH, все выходы микросхемы становятся не чувствительны к внешним сигналам, кроме входа CKE, на котором должен сохраняться уровень лог. 0.

После того, как режим самообновления был активирован, микросхема памяти SDRAM работает от своих внутренних тактов, что позволяет ей выполнять свои собственные циклы AUTO REFRESH. Устройство должно оставаться в режиме самообновления на период времени как минимум tRAS, и это состояние может сохраняться бесконечный период времени.

Процедура выхода из режима самообновления требует последовательности команд. Сначала сигнал тактов CLK должен застабилизировать свою частоту до того, как CKE перейдет обратно в лог. 1 (стабильность тактов определена как сигнал, удовлетворяющий требованиям спецификации по интервалам времени для входа CLK). После того, как CKE перешел в лог. 1, устройство должно получать команды NOP в течение как минимум 2 тактов для tXSR, потому что это время требуется для завершения любых внутренних тактов обновления.

При выходе из режима самообновления должны выдаваться команды AUTO REFRESH в соответствии с нужной частотой обновления данных (циклы обновления строк должны следовать с интервалом tREF/rown, где rown это количество строк, т. е. полный цикл обновления всех строк должен занимать не более tREF), так как оба режима, SELF REFRESH и AUTO REFRESH, используют один и тот же счетчик обновления строк.

SDRAM MT48LC Self Refresh Mode fig53

Рис. 53. Self Refresh Mode (режим самообновления).

Примечание 1: каждая команда AUTO REFRESH должна выполнять один цикл REFRESH (обновляется одна строка). Выдача подряд команд AUTO REFRESH не требуется.

[Выключение (Power-Down)]

Выключение микросхемы происходит, если регистрируется CKE=0 одновременно с командой NOP или COMMAND INHIBIT, когда не осуществляется доступ к микросхеме. Если выключение происходит, когда все банки находятся в состоянии ожидания (idle), то этот режим называется precharge power-down; если выключение происходит, когда активна строка в любом банке, то этот режим называется active power-down. Вход в выключение деактивирует входные и выходные буферы микросхемы, кроме входа CKE; это делается для того, чтобы максимально экономить питание в выключенном состоянии. Микросхема не может оставаться в состоянии power-down дольше периода обновления (64 мс) без потери данных, потому что в этом режиме не осуществляются операции обновления (REFRESH).

Выход из состояния power-down осуществляется регистрацией команд NOP или COMMAND INHIBIT при CKE=1 на нужном тактовом перепаде (после интервала tCKS).

SDRAM MT48LC Power Down Mode fig54

Рис. 54. Режим выключения (Power-Down Mode).

Примечание 1: нарушение требований интервалов обновления может привести к потере данных, хранящихся в микросхеме.

[Приостановка тактового сигнала (Clock Suspend)]

Режим приостановки тактового сигнала происходит, когда осуществляется доступ к столбцу / передача пакета, и регистрируется CKE=0. В режиме приостановки тактов внутренний тактовый сигнал деактивируется, замораживая синхронную логику микросхемы.

Для каждого положительного перепада, когда CKE находится в лог. 0, следующий внутренний положительный перепад тактового сигнала приостанавливается. Любая команда или данные, имеющиеся на входных выводах, игнорируются, когда внутренний тактовый сигнал приостановлен; любые данные, представленные на выходах DQ, остаются в текущем состоянии; счетчики пакета (burst counters) не инкрементируются, пока тактовый сигнал приостановлен.

Выход из режима приостановки тактов происходит при регистрации CKE=1; внутренний тактовый сигнал и связанные с этим функции возобновят свою работу на последующем положительном тактовом перепаде.

SDRAM MT48LC Clock Suspend during WRITE Burst fig55

Рис. 55. Приостановка тактов во время пакета WRITE.

Примечание 1: для этого примера BL=4 или больше 4, и DQM=0.

SDRAM MT48LC Clock Suspend during READ Burst fig56

Рис. 56. Приостановка тактов во время пакета READ.

Примечание 1: для этого примера CL=2, BL=4 или больше 4, и DQM=0.

SDRAM MT48LC Clock Suspend Mode fig57

Рис. 57. Режим приостановки тактов (Clock Suspend Mode).

Примечание 1: для этого примера BL=2, CL=3, и функция auto precharge запрещена.

[Словарик]

AT automotive, исполнение микросхем для применения в автомобильной промышленности.

BL burst length, длина пакета.

CKE сигнал разрешения тактирования (clock enable), вход.

CL CAS (READ) latency, время выборки столбца, задержка чтения (для синхронной DRAM обычно измеряется в количестве тактов).

CLK тактовый сигнал, вход.

DDR Double Data Rate, в контексте динамической памяти имеется в виду специальная технология SDRAM, поддерживающая двойную скорость передачи данных. Подробнее см. 2.

DQ выводы для данных (для микросхемы MT48LC16M16A2 это сигналы DQ15..DQ0), работают как входы (для операции записи) или как выходы (для операции чтения).

DQM сигнал маски входа/выхода (вход, для микросхемы MT48LC16M16A2 это сигналы DQMH и DQMH).

DRAM Dynamic RAM, динамическое ОЗУ. Динамическое ОЗУ бывает типов SDR и DDR.

High-Z третье, отключенное состояние выходов (высокое сопротивление). См. также Low-Z.

LMR Load Mode Register, команда загрузки регистра режима.

Low-Z низкое сопротивление, соответствующее низкому напряжению и большому току.

LVTTL Low Voltage TTL, технология низковольтной транзисторной логики.

SDR Synchronous Dynamic RAM, синхронное динамическое ОЗУ. То же самое, что и SDRAM.

SDRAM Synchronous Dynamic Random Access Memory, синхронное динамическое ОЗУ. То же самое, что и SDR.

tCK период тактовой частоты.

tMRD время задержки загрузки регистра режима (Mode Register Delay).

tRCD время между активацией строки и командой чтения или записи.

tRFC период автообновления.

tRP период команды PRECHARGE.

tWR write recovery, время восстановления записи.

tXSR время между выходом из режима самообновления и командой ACTIVE.

[Ссылки]

1. SDR SDRAM MT48LC16M16A2 site:micron.com.
2. TN4605.pdf - GENERAL DDR SDRAM FUNCTIONALITY site:micron.com.
3. SDRAM Tutorial site:embeddedmicro.com.
4. 170108MT48LC16M16A2.zip.